Xilinx VivadoによるFPGA/SoC内蔵ロジックアナライザの使用（VHDLの場合）

測定箇所の指定

  • 対象のVHDLファイルのarchitecture文のsignal宣言の箇所に下記を記述
attribute mark_debug : string;
attribute mark_debug of （測定したい信号名） : signal is "true";

論理合成

  • 「Run Synthesis」
  • 「Open Synthesized Design」

信号の設定

  • 「Tools」「Set Up Debug」
  • 「Next」
  • 「undefined」になっている信号を右クリック「Select Clock Domain」で「FCLK_CLK0」を選択
  • 各信号の「Probe type」を「DATA」に変更
  • 「Next」
  • Sample of data depthを「16384」にして「Next」
  • 「Finish」

ビットストリーム生成+FPGA動作

  • 手順は他と同様のため省略

信号確認

  • 「Reflesh device」
  • 再生ボタンのようなTriggerボタンを押すと波形が見られる

FPGA