FPGA

やりたいこと

Vivadoで新しいVHDLモジュールを追加し、Diagramに追加する。

やり方「Sources」「Desgin Sources」で右クリック「Add Sources」
「Add or create desi ...

FPGA

やりたいこと

複数のブロックデザインを1つのブロックデザインにまとめ、1つのブロックデザインとして扱う（階層化する）。

操作方法「IP INTEGRATOR」「Open Block Design」でDiagramを表示
結線 ...

FPGA

VHDLで

tmp <= tmp + 1;

のような記述をすると、found '0' definitions of operator “+” in VHDLというエラーが出る。

原因

算術演算のライブラリが宣 ...

FPGA

例えば下記のようなVHDLを論理合成しようとするとelse clause after check for clock not supportedのエラーが出る。

process(clk, enable) begin if clk ...

FPGA

測定箇所の指定対象のVHDLファイルのarchitecture文のsignal宣言の箇所に下記を記述
attribute mark_debug : string;attribute mark_debug of （測定したい信号名） : ...