Xilinx Vivadoで論理合成時に「else clause after check for clock not supported」のエラーが出る
例えば下記のようなVHDLを論理合成しようとするとelse clause after check for clock not supportedのエラーが出る。
process(clk, enable) begin if clk ...
Xilinx VivadoによるFPGA/SoC内蔵ロジックアナライザの使用（VHDLの場合）
測定箇所の指定対象のVHDLファイルのarchitecture文のsignal宣言の箇所に下記を記述
attribute mark_debug : string;attribute mark_debug of （測定したい信号名） : ...
attribute mark_debug : string;attribute mark_debug of （測定したい信号名） : ...
Xilinx VivadoによるVHDLモジュールのシミュレーション
VHDLで回路モジュールを書いた後、テストベンチでシミュレーションする方法を説明する。
テストベンチの新規作成シミュレーションしたい.vhdファイルを右クリック「Add Sources」「Add or create si ...
CMOSデジタル回路
CMOSデジタル回路を設計するためのメモ。
nMOSトランジスタとpMOSトランジスタ下図はnMOSトランジスタを模式的に表したものである。
ゲート部はMetal（導電体）- Oxide（酸化膜）- Semic ...
e-Taxソフトのインストールと確定申告
国税庁が提供する無料の「e-Taxソフト」（Windows版）は、手続き、環境セットアップ、必要な書類の探索、ソフトの使用方法等、全般に渡ってとても難解で使いづらい。
そこで本ページでは「e-Taxソフト」を利用して、例と ...