Xilinx Vivadoで「+」演算子を使う（VHDLの場合）
VHDLで
tmp <= tmp + 1;のような記述をすると、found '0' definitions of operator “+” in VHDLというエラーが出る。
原因算術演算のライブラリが宣 ...
Xilinx Vivadoで論理合成時に「else clause after check for clock not supported」のエラーが出る
例えば下記のようなVHDLを論理合成しようとするとelse clause after check for clock not supportedのエラーが出る。
process(clk, enable) begin if clk ...
Xilinx VivadoによるFPGA/SoC内蔵ロジックアナライザの使用（VHDLの場合）
測定箇所の指定対象のVHDLファイルのarchitecture文のsignal宣言の箇所に下記を記述
attribute mark_debug : string;attribute mark_debug of （測定したい信号名） : ...
attribute mark_debug : string;attribute mark_debug of （測定したい信号名） : ...
Xilinx VivadoによるVHDLモジュールのシミュレーション
VHDLで回路モジュールを書いた後、テストベンチでシミュレーションする方法を説明する。
テストベンチの新規作成シミュレーションしたい.vhdファイルを右クリック「Add Sources」「Add or create si ...
CMOSデジタル回路
CMOSデジタル回路を設計するためのメモ。
nMOSトランジスタとpMOSトランジスタ下図はnMOSトランジスタを模式的に表したものである。
ゲート部はMetal（導電体）- Oxide（酸化膜）- Semic ...